Electronic design automation: è l'era della verifica 3.0
Nell’analisi della correttezza dei chip, gli strumenti di electronic
design automation approdano alla fase evolutiva della verifica
system-level. La visione di Mentor Graphics alla base del lancio della
nuova piattaforma EVP
È stata annunciata lo scorso aprile da Mentor Graphics e la sua disponibilità generale con tutti i relativi componenti è prevista a partire da giugno: l’introduzione della Enterprise Verification Platform (EVP) segna, secondo l’azienda, una svolta tecnologica epocale. Vuole infatti rappresentare l’ingresso nell’era del ‘sistema’ e della verifica 3.0, che giunge dopo aver attraversato per lunghi anni le fasi storiche della verifica 1.0, imperniata su linguaggi come RTL e VHDL, e della verifica 2.0, che poneva l’accento sulle metodologie, la ‘testbench automation’ e il linguaggio SystemVerilog.
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È stata annunciata lo scorso aprile da Mentor Graphics e la sua disponibilità generale con tutti i relativi componenti è prevista a partire da giugno: l’introduzione della Enterprise Verification Platform (EVP) segna, secondo l’azienda, una svolta tecnologica epocale. Vuole infatti rappresentare l’ingresso nell’era del ‘sistema’ e della verifica 3.0, che giunge dopo aver attraversato per lunghi anni le fasi storiche della verifica 1.0, imperniata su linguaggi come RTL e VHDL, e della verifica 2.0, che poneva l’accento sulle metodologie, la ‘testbench automation’ e il linguaggio SystemVerilog.
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